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上拉电阻

作者:优德体育-优德88官网-优德88手机版    发布时间:2020-02-07 07:01:14    来源:优德体育-优德88官网-优德88手机版    浏览:2

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  上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用。下拉同理,也是将不确定的信号通过一个电阻钳位在低电平。

  上拉是对器件输入电流,下拉是输出电流;强弱只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路输出型电路(如普通门电路)提供电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

  在上拉电阻所连接的导线上,如果外部组件未启用,上拉电阻则“微弱地”将输入电压信号“拉高”。当外部组件未连接时,对输入端来说,外部“看上去”就是高阻抗的。这时,通过上拉电阻可以将输入端口处的电压拉高到高电平。如果外部组件启用,它将取消上拉电阻所设置的高电平。通过这样,上拉电阻可以使引脚即使在未连接外部组件的时候也能保持确定的逻辑电平。

  1、当TTL电路驱动CMOS电路时,如果电路输出的高电平低于CMOS电路的最低高电平(一般为3.5V), 这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。

  4、在CMOS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻以降低输入阻抗, 提供泄荷通路。

  5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限,增强抗干扰能力。

  7、长线传输中电阻不匹配容易引起反射波干扰,加上、下拉电阻是电阻匹配,有效的抑制反射波干扰。

  上拉电阻的缺点是当电流流经时其将消耗额外的能量,并且可能会引起输出电平的延迟。某些逻辑芯片对于经过上拉电阻引入的电源供应瞬间状态较为敏感,这样就迫使为上拉电阻配置独立的、带有滤波的电压源。

  1、如果电平用OC(集电极开路,TTL)或OD(漏极开路,CMOS)输出,那么不用上拉电阻是不能工作的, 这个很容易理解,管子没有电源就不能输出高电平了。

  2、如果输出电流比较大,输出的电平就会降低(电路中已经有了一个上拉电阻,但是电阻太大,压降太高),就可以用上拉电阻提供电流分量, 把电平“拉高”。(就是并一个电阻在IC内部的上拉电阻上,这时总电阻减小,总电流增大)。当然管子按需要工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。

  下拉电阻:和上拉电阻的原理差不多, 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。

  综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。

  一般作单键触发使用时,如果IC本身没有内接电阻,为了使单键维持在不被触发的状态或是触发后回到原状态,必须在IC外部另接一电阻。

  数字电路有三种状态:高电平、低电平、和高阻状态,有些应用场合不希望出现高阻状态,可以通过上拉电阻或下拉电阻的方式使处于稳定状态,具体视设计要求而定!

  一般说的是I/O端口,有的可以设置,有的不可以设置,有的是内置,有的是需要外接,I/O端口的输出类似于一个三极管的C,当C接通过一个电阻和电源连接在一起的时候,该电阻成为上拉电阻,也就是说,该端口正常时为高电平;C通过一个电阻和地连接在一起的时候,该电阻称为下拉电阻。

  上拉电阻是用来解决总线驱动能力不足时提供电流的问题的。一般说法是上拉增大电流,下拉电阻是用来吸收电流。

  一个上拉电阻可以设置在连接逻辑门和其输入端之间。例如,一个输入信号可以被一个电阻拉高,而一个开关或者带跳线可以将输入端和地相连。这可以被用作信息配置、选择,或者对外部设备信号进行检错纠错。

  上拉电阻可以在逻辑设备不提供电流的时候工作。集电极开路就具有上拉电阻,这样的电路输出信号常常在驱动外部设备、组合逻辑电路、多个设备连接到一个总线的情况里应用。

  上拉电阻可以和其他逻辑设备一起焊接在同一个电路板上。许多微控制器希望嵌入式控制应用程序使用内部的、可编程的上拉电阻,减少对外部组件的需求。

  Paul Horowitz and Winfield Hill. The Art of Electronics (2nd Edition). Cambridge, England: Cambridge University Press. 1989

  邓元庆、关宇、贾鹏、石会. 数字设计基础与应用. 北京: 清华大学出版社.

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